Sie möchten als Technical Lead den RTL-zu-GDSII-Flow massgeblich mitgestalten und die Ergebnisse bis zum Sign-off zuverlässig absichern? Dann freuen wir uns auf Ihre Bewerbung!

jobs-schweiz.ch bringt Top-Talente mit erstklassigen Arbeitgebern in der Schweiz zusammen. Wir unterstützen Sie dabei, die passende Position zu finden – regional wie auch schweizweit.

Unser Kunde entwickelt hochwertige Technologien und treibt dabei die Umwandlung komplexer Anforderungen in robuste, marktfähige Chip-Designs voran. In einem engagierten und leistungsorientierten Umfeld zählt Teamarbeit, Qualitätsbewusstsein und die Bereitschaft, Prozesse stetig zu verbessern. Mit Ihrer neuen Rolle übernehmen Sie Verantwortung entlang der gesamten Physical-Design-Kette und sichern so messbaren Engineering-Impact bis hin zum erfolgreichen Abschluss von Tape-outs.

Für ein führendes Unternehmen in der Region Zürich suchen wir Sie in der Position als Technical Lead – Physical Design (RTL to GDSII) (m/w/d).

Ihre Aufgaben

• Definieren und pflegen eines modernen RTL-zu-GDS-Flows inklusive Constraint-Strategie, Bibliotheken/PDKs, UPF/CPF sowie Sign-off-Checks.
• Durchführen von Synthese, Floorplanung, Partitionierung, P&R, CTS, Routing, Extraktion und Abschluss.
• Erstellen und Verfolgen von voraussagbaren PPA-Zielen; Leiten von Timing/Power-ECOs sowie Korrelation von Vor- und Nach-Layout-Timing.
• Integrieren von benutzerdefinierten Makros, SRAMs und I/Os; Verwalten der Clocking-Strategie, CDC sowie hierarchischer/hard-macro Integration mit LEF.
• Verantworten des Power-Designs (UPF/CPF): Isolation/Retention-Strategien, Level-Shifting sowie Power-Aware STA/Simulation.
• Zusammenarbeit mit DFT bei Scan/MBIST-Integration und Test-Timing; sicherstellen, dass Routen und Constraints Testabdeckung oder -Aufbau nicht beeinträchtigen.
• Automatisieren des Flows mit Tcl/Python: reproduzierbare Konfigurationen, Metrik-Dashboards und CI/CD für nächtliche Builds sowie Regressionstests.
• Rekrutierung und Leistungsentwicklung eines Teams von 5+ Ingenieuren; Festlegen von Sign-off-Standards und idealerweise Etablierung eines flow-basierten Builds für Wiederholbarkeit.
• Zusammenarbeit mit Foundries zu PDK-Updates, Waiver-Handling, Antennen/Dichte-Regeln und Zuverlässigkeitsrichtlinien; kontinuierlicher Informationsfluss sicherstellen.

Ihr Profil

• Mindestens 10 Jahre Erfahrung im ASIC-Physical-Design; mindestens 2 erfolgreiche Tape-outs als Block-/Subsystem-Verantwortliche Person von Synthese bis Sign-off.
• Tiefgehende Expertise in einer vollständigen Toolchain (Synopsys oder Cadence).
• Praktische Erfahrung in Power-Optimierung: Glitch-Reduktion sowie aktivitätsbasierte Power-Korrelation (VCD/SAIF).
• Starke Erfahrung in MCMM STA sowie im Timing-Abschluss (Closure).
• Erfahrung in Grid-Planung, IR/EM-Analyse und -Fixes; nachgewiesene Kompetenz in Floorplanung/Partitionierung sowie hierarchischer Integration (Hard-Makros, Abstraktionen/LEF, Feedthroughs, Blockierungsstrategie).
• UPF/CPF-Kenntnisse für Multi-Voltage, Power-Gated Designs inklusive Isolation/Retention sowie Power-Aware STA und Simulation.
• Scripting-Erfahrung für Automatisierung (Tcl, Python) sowie Versionskontrolle (Git, Perforce oder ähnlich).
• Fähigkeit, unabhängig zu arbeiten, Aktivitäten zu leiten und Verantwortung für wesentliche Entscheidungen zu übernehmen.
• Bachelorabschluss in einem technischen Fachbereich.

Interessiert an dieser Herausforderung?
Dann freuen wir uns auf Ihre Bewerbung über jobs-schweiz.ch. Übermitteln Sie uns Ihre Unterlagen einfach, sicher und vertraulich. Unsere spezialisierten Recruiting-Expertinnen und Recruiting-Experten prüfen Ihre Bewerbung persönlich und gleichen Ihre Qualifikationen, Erfahrungen und beruflichen Ziele mit der ausgeschriebenen Position ab. Auch wenn Sie nicht sämtliche Anforderungen erfüllen, freuen wir uns darauf, Sie kennenzulernen. Möglicherweise passt Ihr Profil zu einer weiteren Position in unserem schweizweiten Unternehmensnetzwerk.

Ihre Vorteile mit jobs-schweiz.ch
jobs-schweiz.ch verbindet Stellenangebote aus der ganzen Schweiz mit einer modernen, KI-gestützten Jobsuche. Durch unser Netzwerk aus regionalen und spezialisierten Jobplattformen finden Sie passende Karrierechancen sowohl in Ihrer Region als auch schweizweit. Unser intelligenter Job-Assistent unterstützt Sie dabei, Stellenangebote besser einzuordnen und herauszufinden, welche Position zu Ihren Erfahrungen, Fähigkeiten und beruflichen Zielen passt.

Hinweis zur Bewerbung
Dieses Stelleninserat kann sich auf eine konkrete Vakanz oder auf mehrere vergleichbare Positionen in derselben Region beziehungsweise Fachrichtung beziehen. Ziel der Ausschreibung ist es, qualifizierte Fach- und Führungskräfte mit passenden Arbeitgebern zusammenzubringen. Jede Bewerbung wird individuell geprüft. Ihre Bewerbungsunterlagen werden ausschliesslich mit Ihrer vorherigen Zustimmung an einen potenziellen Arbeitgeber weitergeleitet.

Vielfalt und Chancengleichheit
Wir begrüssen Bewerbungen von qualifizierten Menschen unabhängig von Geschlecht, Alter, Herkunft, Nationalität, Religion oder Weltanschauung, Identität, sexueller Orientierung, Lebensform oder Behinderung.

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Ihre Aufgaben

• Definieren und pflegen eines modernen RTL-zu-GDS-Flows inklusive Constraint-Strategie, Bibliotheken/PDKs, UPF/CPF sowie Sign-off-Checks.
• Durchführen von Synthese, Floorplanung, Partitionierung, P&R, CTS, Routing, Extraktion und Abschluss.
• Erstellen und Verfolgen von voraussagbaren PPA-Zielen; Leiten von Timing/Power-ECOs sowie Korrelation von Vor- und Nach-Layout-Timing.
• Integrieren von benutzerdefinierten Makros, SRAMs und I/Os; Verwalten der Clocking-Strategie, CDC sowie hierarchischer/hard-macro Integration mit LEF.
• Verantworten des Power-Designs (UPF/CPF): Isolation/Retention-Strategien, Level-Shifting sowie Power-Aware STA/Simulation.
• Zusammenarbeit mit DFT bei Scan/MBIST-Integration und Test-Timing; sicherstellen, dass Routen und Constraints Testabdeckung oder -Aufbau nicht beeinträchtigen.
• Automatisieren des Flows mit Tcl/Python: reproduzierbare Konfigurationen, Metrik-Dashboards und CI/CD für nächtliche Builds sowie Regressionstests.
• Rekrutierung und Leistungsentwicklung eines Teams von 5+ Ingenieuren; Festlegen von Sign-off-Standards und idealerweise Etablierung eines flow-basierten Builds für Wiederholbarkeit.
• Zusammenarbeit mit Foundries zu PDK-Updates, Waiver-Handling, Antennen/Dichte-Regeln und Zuverlässigkeitsrichtlinien; kontinuierlicher Informationsfluss sicherstellen.

Ihr Profil

• Mindestens 10 Jahre Erfahrung im ASIC-Physical-Design; mindestens 2 erfolgreiche Tape-outs als Block-/Subsystem-Verantwortliche Person von Synthese bis Sign-off.
• Tiefgehende Expertise in einer vollständigen Toolchain (Synopsys oder Cadence).
• Praktische Erfahrung in Power-Optimierung: Glitch-Reduktion sowie aktivitätsbasierte Power-Korrelation (VCD/SAIF).
• Starke Erfahrung in MCMM STA sowie im Timing-Abschluss (Closure).
• Erfahrung in Grid-Planung, IR/EM-Analyse und -Fixes; nachgewiesene Kompetenz in Floorplanung/Partitionierung sowie hierarchischer Integration (Hard-Makros, Abstraktionen/LEF, Feedthroughs, Blockierungsstrategie).
• UPF/CPF-Kenntnisse für Multi-Voltage, Power-Gated Designs inklusive Isolation/Retention sowie Power-Aware STA und Simulation.
• Scripting-Erfahrung für Automatisierung (Tcl, Python) sowie Versionskontrolle (Git, Perforce oder ähnlich).
• Fähigkeit, unabhängig zu arbeiten, Aktivitäten zu leiten und Verantwortung für wesentliche Entscheidungen zu übernehmen.
• Bachelorabschluss in einem technischen Fachbereich.

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